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一文了解高級綜合優(yōu)化選項(xiàng)ungroup

2021-07-29 10:38

ExASIC

關(guān)注

我們在綜合時(shí),為了面積和時(shí)序目標(biāo),常常開了很多優(yōu)化選項(xiàng),比如compile_ultra。這個(gè)命令會(huì)根據(jù)面積和時(shí)序的要求,自動(dòng)ungroup部分子模塊,并進(jìn)行跨模塊邊界優(yōu)化。為了優(yōu)化動(dòng)態(tài)功耗,我們還會(huì)自動(dòng)插入門控時(shí)鐘。還有DCT、DCG模式,會(huì)打開物理優(yōu)化,為了修復(fù)Cap和Transition的違例,進(jìn)行寄存器復(fù)制、子模塊端口復(fù)制等。下面就這些選項(xiàng)做一些說明。

flatten hierarchy

顧名思義就是打平層次關(guān)系,特別是一些純組合邏輯的小模塊,或者以連線為主的粘合邏輯。我們知道時(shí)序分析(setup/hold)時(shí)有以下幾種時(shí)序路徑:in2reg、reg2reg、reg2out、in2out。判斷一條路徑是否滿足時(shí)序要求,就是看路徑上的總延時(shí)大小。而總延時(shí)是跨模塊的,或者說是以邏輯錐(logic cone)為單位的。所以打平這些組合邏輯模塊后,就不需要保持層次關(guān)系的端口,更有利于以邏輯錐為單位進(jìn)行優(yōu)化。相反,如果保留子模塊pin,優(yōu)化力度會(huì)打折扣。

那是不是把所有層次關(guān)系都去掉更好呢?對優(yōu)化面積和時(shí)序,是的。但對LEC、ECO、后仿調(diào)試,會(huì)大大加大難度。所以,一般建議只flatten跨模塊的大組合邏輯。并且建議設(shè)計(jì)時(shí)按邏輯錐來劃分模塊,即常講的模塊的信號總是用DFF打拍輸出。